一、Analog/RF設(shè)計(jì)的特點(diǎn)決定了必須預(yù)判多種異常情況

模擬/射頻電路與純數(shù)字電路相比，受工藝波動(dòng)、溫度變化、電源噪聲、封裝寄生效應(yīng)等外界因素影響更大，表現(xiàn)出極強(qiáng)的連續(xù)性和脆弱性。一個(gè)小小的參數(shù)漂移，都可能讓整個(gè)模塊性能崩潰。

因此，在設(shè)計(jì)階段，必須把各種可能的極限工況、失效機(jī)制都預(yù)先考慮進(jìn)去，做到心中有數(shù)，設(shè)計(jì)上有冗余。

二、各個(gè)子模塊環(huán)環(huán)相扣，牽一發(fā)而動(dòng)全身

在一顆復(fù)雜芯片中，Analog/RF電路通常是系統(tǒng)時(shí)鐘、基準(zhǔn)電壓、電源調(diào)節(jié)、信號(hào)鏈路的關(guān)鍵環(huán)節(jié)。任何一個(gè)小小的失誤，例如：

PLL輸出的時(shí)鐘jitter變大；

LDO輸出不穩(wěn)，產(chǎn)生噪聲；

Buffer不足導(dǎo)致信號(hào)下塌；

都可能通過耦合效應(yīng)、系統(tǒng)放大效應(yīng)，迅速影響到后續(xù)的數(shù)字邏輯甚至整個(gè)芯片的功能。因此，設(shè)計(jì)時(shí)不僅要思考自己的模塊，還要站在系統(tǒng)層面，分析前后級(jí)接口、供電、時(shí)鐘、信號(hào)完整性等多方面因素。

三、設(shè)計(jì)缺陷一旦流片，代價(jià)巨大

芯片設(shè)計(jì)不像軟件開發(fā)可以反復(fù)更新。

一次流片，動(dòng)輒數(shù)百萬人民幣成本，周期數(shù)月以上。如果出現(xiàn)問題：

輕則增加rework、打補(bǔ)丁（如metal fix，by pass）；

重則需要重新掏錢全新流片；

最壞情況客戶失去信任，項(xiàng)目取消，團(tuán)隊(duì)解散。

因此，Analog/RF IC Designer必須在設(shè)計(jì)階段做到未雨綢繆，設(shè)想最壞，保證基本功能可靠，以盡可能降低風(fēng)險(xiǎn)。

四、集成電路是一個(gè)復(fù)雜的協(xié)作系統(tǒng)，別人的錯(cuò)誤也可能“坑死你”

Analog/RF設(shè)計(jì)師不僅要把自己的模塊設(shè)計(jì)好，還要認(rèn)識(shí)到——

別的模塊、別的工程師出錯(cuò)，你也可能被牽連。

比如：

Clock IO設(shè)計(jì)失誤，導(dǎo)致時(shí)鐘源jitter大，直接拖垮你的PLL性能；

數(shù)字電路沒有做好隔離，噪聲串到你的敏感模擬節(jié)點(diǎn)；

Package工程師不懂諧振控制，引發(fā)內(nèi)部震蕩。

這就要求Analog/RF IC Designer在設(shè)計(jì)時(shí)不僅關(guān)注自身模塊，還要主動(dòng)預(yù)想外部模塊可能出現(xiàn)的問題，并提前設(shè)好防護(hù)措施。

比如，給PLL設(shè)計(jì)bypass通道、給bandgap留備用參考源、給關(guān)鍵信號(hào)path增加shield、buffer冗余等。

五、如何系統(tǒng)性思考各種可能情況？

Process角落分析：各種極端工藝組合（slow, fast, skewed），模擬性能如何？

電壓、溫度極限：在最高、最低工作電壓，最高、最低溫度下，功能是否正常？

失效模式分析（Failure Mode Analysis）：

輸入超范圍怎么辦？

電源突然斷電/上電順序錯(cuò)誤怎么辦？

ESD/過電壓/拉電流怎么保護(hù)？

異常操作場(chǎng)景：外部時(shí)鐘異常（失鎖、jitter）怎么辦？

上電時(shí)電壓掉電怎么辦？

交叉模塊影響：包括封裝寄生、互聯(lián)耦合、電源噪聲耦合。

系統(tǒng)層級(jí)的冗余設(shè)計(jì)：加備份、加檢測(cè)Pin、預(yù)留測(cè)試模式，設(shè)計(jì)上給予救場(chǎng)手段。

六、類比總結(jié)

可以把Analog/RF IC設(shè)計(jì)類比為在野外搭建一個(gè)生存基地：

你不能只考慮平時(shí)陽光明媚的日子；

還必須預(yù)想暴風(fēng)雨、地震、斷糧、野獸襲擊等極端情況；

每個(gè)帳篷、每個(gè)食物儲(chǔ)備、每條水源，都要有備份、有緊急處理方案。

只有這樣，在真正遇到極端情況時(shí)，基地（芯片）才能繼續(xù)生存（正常工作）。

結(jié)論。Analog/RF IC設(shè)計(jì)師考慮各種可能的情況，是對(duì)芯片質(zhì)量的底層保障，是對(duì)自己、團(tuán)隊(duì)、客戶負(fù)責(zé)的體現(xiàn)。這不僅是一種設(shè)計(jì)方法論，更是一種專業(yè)精神和工程責(zé)任感的體現(xiàn)。

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