以下是關(guān)于?DRAM（Dynamic Random Access Memory）技術(shù)原理的詳細(xì)解析，涵蓋生產(chǎn)制造、Rank 與 Bank 內(nèi)部結(jié)構(gòu)、ODT 作用及讀寫方式和LPDRAM、DDR產(chǎn)品迭代。

一、生產(chǎn)制造技術(shù)

1.?制程工藝與核心技術(shù)

DRAM 基于互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）工藝制造，核心目標(biāo)是在單位面積內(nèi)集成更多存儲單元并提升性能，關(guān)鍵技術(shù)包括：

高深寬比電容（High Aspect Ratio Capacitor）：每個存儲單元由?1 個晶體管（T）和 1 個電容（C）組成（1T1C 結(jié)構(gòu)），電容需存儲電荷（0/1）。隨著制程微縮（如 10nm 以下 FinFET 工藝），電容通過 3D 堆疊（如垂直柱形電容）維持存儲容量，避免漏電導(dǎo)致數(shù)據(jù)丟失。

HKMG（高 k 金屬柵極）技術(shù)：降低晶體管漏電流，提升存儲單元穩(wěn)定性，尤其在深亞微米制程中至關(guān)重要。

3D 堆疊與多芯片封裝：通過硅通孔（TSV）或?qū)娱g鍵合技術(shù)，將多個 DRAM 芯片垂直堆疊或?qū)娱g堆疊（如?8 層～16 層），形成高容量存儲顆粒（如單顆 16GB），典型封裝形式為 BGA（球柵陣列）。

2.?關(guān)鍵制造流程

晶圓制造：

i.氧化與光刻：在硅晶圓表面生長二氧化硅層，通過光刻技術(shù)定義晶體管和電容結(jié)構(gòu)。

ii.離子注入：摻雜形成晶體管的源極、漏極和柵極。

iii.電容制備：在晶體管上方制造存儲電容，采用氮化硅等介電材料提升電容密度。

封裝測試：

i.切割與鍵合：將晶圓切割為裸片（Die），通過金線鍵合或 Flip Chip 技術(shù)連接到基板。

ii.模塊集成：在?DIMM（雙列直插內(nèi)存模塊）中，多個顆粒（Die）組成 Rank，通過 PCB 走線實(shí)現(xiàn)信號互聯(lián)，最終測試讀寫速度、功耗和可靠性。

二、DRAM內(nèi)部結(jié)構(gòu)

1.?Rank 的定義與架構(gòu)

Rank：一組共享數(shù)據(jù)總線、地址總線和控制總線的?DRAM 顆粒，是內(nèi)存系統(tǒng)的基本尋址單元。例如，一個 DDR4 DIMM 通常包含 1 個或 2 個 Rank，每個 Rank 由 8 個顆粒（Die）組成（對應(yīng) 64bit 數(shù)據(jù)位寬，含 ECC 則為 72bit）。

數(shù)據(jù)位寬：單個?Rank 的位寬固定（如 64bit），多個 Rank 可并行工作以擴(kuò)展帶寬（如雙通道模式）。

2.?Bank 分層結(jié)構(gòu)

每個?DRAM 顆粒內(nèi)部采用多級分層架構(gòu)以提升訪問效率：

Bank Group（BG）：顆粒劃分為多個?Bank Group（如 DDR4 通常為 4 個 BG），每個 BG 獨(dú)立工作，支持并行激活以減少延遲。

Bank：每個?BG 包含多個 Bank（如 8 個 Bank/BG，共 32 個 Bank / 顆粒）。Bank 是獨(dú)立的存儲陣列，可單獨(dú)激活或預(yù)充電。

存儲陣列：每個?Bank 由行（Row）和列（Column）組成，行地址通過 RAS（Row Address Strobe）選通，列地址通過 CAS（Column Address Strobe）選通。

3.?Prefetch 技術(shù)

DRAM 采用8n Prefetch設(shè)計（如?DDR4 的 8n Prefetch），即每個時鐘周期從存儲陣列讀取 8 倍于數(shù)據(jù)總線寬度的數(shù)據(jù)（如 64bit 總線每次讀取 512bit），通過內(nèi)部緩存（Data Buffer）分 2 次（每個時鐘沿傳輸一次）輸出，實(shí)現(xiàn)等效數(shù)據(jù)速率（如 2400MT/s 對應(yīng) 300MHz 時鐘 ×2 倍速率 ×8n Prefetch）。

三、ODT（On-Die Termination）的作用

1.?信號完整性優(yōu)化

ODT 是集成在 DRAM 顆粒內(nèi)部的可編程終端電阻網(wǎng)絡(luò)，核心功能是解決高速信號傳輸中的阻抗匹配問題：

在?DDR 系統(tǒng)中，地址 / 控制信號采用 Fly-By 拓?fù)洌ň栈ㄦ溸B接多個顆粒），若傳輸線阻抗（如 PCB 走線 50Ω）與芯片輸入阻抗不匹配，會導(dǎo)致信號反射、振鈴，影響時序精度。

ODT 通過內(nèi)部電阻（如 34Ω、50Ω、68Ω 等可調(diào)檔位）動態(tài)匹配傳輸線阻抗，吸收反射信號，提升信號質(zhì)量，尤其在高頻場景（如 DDR5 的 6400MT/s 以上）中至關(guān)重要。

2.?降低設(shè)計復(fù)雜度與功耗

替代傳統(tǒng)外部離散終端電阻，減少?PCB 層數(shù)和物料成本。

僅在數(shù)據(jù)傳輸時激活（如讀操作期間），空閑時關(guān)閉，相比固定外部電阻降低約?20%~30% 的功耗。

四、讀寫方式與命令機(jī)制

1.?基本命令集

DRAM 操作通過 ** 控制信號（CS#、RAS#、CAS#、WE#）** 和地址總線發(fā)送命令，核心命令包括：

激活（ACTIVATE）：打開指定?Bank 的行地址，將存儲單元數(shù)據(jù)加載到 Sense Amplifier。

讀?/ 寫（READ/WRITE）：在激活的行中選擇列地址，讀取數(shù)據(jù)到?Data Buffer 或?qū)懭霐?shù)據(jù)到存儲單元。

預(yù)充電（PRECHARGE）：關(guān)閉?Bank，釋放行地址，為下一次操作做準(zhǔn)備。

刷新（REFRESH）：定期刷新存儲電容電荷（因漏電流導(dǎo)致電荷衰減），分為自動刷新（Auto-Refresh）和自刷新（Self-Refresh，低功耗模式）。

2.?讀操作流程

激活階段：發(fā)送?ACTIVATE 命令，指定 Rank、Bank Group、Bank 和行地址（Row Address），Sense Amplifier 讀取對應(yīng)行數(shù)據(jù)到緩存。

讀取階段：發(fā)送?READ 命令，指定列地址（Column Address），通過 8n Prefetch 從 Sense Amplifier 讀取數(shù)據(jù)到 Data Buffer，再通過 DQ 總線輸出。

數(shù)據(jù)傳輸：在時鐘（CK）的上升沿和下降沿（DDR 雙倍速率），數(shù)據(jù)隨 DQS（數(shù)據(jù)選通信號）同步輸出，接收端通過 DQS 邊沿采樣數(shù)據(jù)，消除時鐘偏移影響。

3.?寫操作流程

激活階段：同讀操作，打開目標(biāo)行地址。

寫入階段：發(fā)送?WRITE 命令，外部數(shù)據(jù)通過 DQ 總線輸入，在 DQS 同步下存入 Data Buffer，再寫入指定列地址的存儲單元。

預(yù)充電階段：數(shù)據(jù)寫入完成后，關(guān)閉?Bank，存儲單元電荷通過電容保持，等待下一次激活。

時鐘與信號同步

系統(tǒng)時鐘（CK）：全局時鐘用于同步所有命令和地址信號，DDR4 典型頻率為 1600MHz（對應(yīng) 3200MT/s 數(shù)據(jù)速率）。

源同步時鐘（DQS）：每個?Rank 配備獨(dú)立的 DQS 信號，與數(shù)據(jù)嚴(yán)格同步，確保高速數(shù)據(jù)采樣精度（尤其在多 Rank 并行時）。

差分信號：關(guān)鍵信號（如?CK/CK#、DQS/DQS#）采用差分傳輸，抑制共模噪聲，提升抗干擾能力。

DDR5、LPDDR5、GDDR6和HBM3比較。來源：SemiAnalysis

DDR1-DDR4 迭代DDR1-DDR5 產(chǎn)品特性參數(shù)